基于FPGA可编程逻辑的复合视频图像处理外文翻译资料

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基于FPGA可编程逻辑的复合视频图像处理

J.Kotyza*, V. Kasik*

* VSB - Technical University of Ostrava, FEECS, DCBE,

17. listopadu 15, 708 33 Ostrava-Poruba, Czech Republic

{jan.kotyza, vladimir.kasik}@vsb.cz

摘要:描述项目提出了一种基于Spartan-6 FPGA可编程图像处理单元的硬件解决方案。该装置包括一个数字化视频转换器模块（卡斯克，2011），nexys 3板与FPGA（Digilent，2013）和TFT彩色触摸屏显示（Digilent公司，2011）。视频源的视频转换器是一个复合视频输出佳能MV530i摄像机(佳能欧洲,2002)。视频转换器是以平行的ITU-BT.656的数据格式输出。视频处理单元实现几个功能包括RGB颜色、灰度、黑白、深褐色的转换和边缘检测器。完整的FPGA逻辑设计是基于硬件描述语言(VHDL)和许多模块的形式参数化的IP核。生成的视频在TFT显示屏演示,也可以实现控制的功能。该项目是为基于FPGA视频信号处理的演示这一教育目的而创建。
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关键词:图像处理、ITU-R BT.656、FPGA可编程逻辑、阈值、边缘检测。

一、介绍

尽管目前市场上大多数相机都是数字输出,例如：网络摄像头,手机摄像头、平板电脑,等等,许多设备仍在使用复合视频输出。在这种情况下,没有任何共同的额外的图像处理,例如,检测图像中的对象。对于这样一个过程的输入图像通常应该转换成一种搜索算法是最有效的。这些操作属于所谓的图像预处理。预处理一般包括模糊、亮度校正,分辨率调整,各种过滤器应用、灰度转换,二进制图像转换和其他操作。一些操作可以减少冗余数据,加快预处理,而其他操作则是调整感兴趣的领域并且进行进一步处理。大多数图像处理的任务在时间和精力是有限的，因此要快得多。正常使用可编程序逻辑为减轻电脑工作和采取某些 过程的一部分提供了可能性。
这个工作中进行的设计展示了图像处理中实现可编程逻辑的例子。fpga提供相对较大的并行处理能力，出于这个原因,对于传统的电脑没有必要要求如此高时钟频率的数字逻辑,。然而那些明显较低频率的fpga仍可以比常用的电脑强很多倍。项目中使用的信号源通过利用商用摄像机实现。处理后的信号被馈送并随后呈现到屏幕上。在实际使用中,可以改变输入数据的来源,例如，利用CCD传感器的图像数据与其他数字接口的数据。项目包含几个选定的块图像处理,通常可以用于静态图像处理或视频移动。

二、可编程序逻辑的图像处理

对于图像处理的任务，首先选择几个基本功能，常用在PC上的图形程序，有时用在商业电子产品中。

图1项目框图

这些包括转换到RGB颜色、灰度、黑白、深褐色、边缘检测器。为实现共同符合计算能力和灵活性要求，硬件选用Xilinx公司的nexys 3，开发工具配备Spartan- 6 FPGA。工具包包含有用的外围设备,如VGA,七段显示器,发光二极管,开关和按钮。除了传统的外围设备，它配备一个在项目中用于连接的TFT触摸屏的Digilent VHDCI(或Vmod以后)连接器。所有在硬件描述语言(VHDL)中作为IP核设计创建的块,可以轻松地在其他项目中实例化。然而,该项目是专为Xilinx Spartan- 6 FPGA系列,所有的IP核可以顺利申请任何其他可编程逻辑架构而设计的。在项目里各个功能块是为作为独立的硬件描述语言(VHDL)创建模块而设计，数字逻辑为同步时钟而创造。然而,由于几个异步流程设计中使用导致它包含四个不同的时钟信号:

表1：设计中的时钟信号

三、视频信号源

在项目中使用佳能MV530摄像机(图2)作为视频源,它还配备了一个输出复合视频格式CCIR PAL的相机。这架相机当然可以取代其他相应的模拟视频信号的来源。复合视频然后用ADV7180电路数字化块进化。

图2佳能mv530 camcorder

ADV7180电路包含三个模拟输入具有抗混叠滤波器。采样的视频输入由片上锁相环产生的86 MHz的时钟实现。然后一个图文数据、亮度（亮度）和色度（色度）组件是从数字化的视频信号中分离。最后，数据被写入与ITU BT.656标准一致的输出。整个电路可使用一个I2C总线控制。该模块包括三个RCA连接的模拟信号和二十针扁平电缆连接器将并行数据总线，I2C通信，电力供应和其他控制信号。

四、彩色触摸屏显示

图像浏览和控制使用Digilent的vmodtft（Digilent，2011）以480X272像素效果和24位色深的颜色显示。对开发工具的连接是通过一个2x34引脚VHDCI连接器。

图3带有控制信号的矩阵显示器

显示器的像素时钟可以在7-12 MHz范围而且必须满足的时间参数中指定的频率（Digilent公司，2011）。

4.1触摸屏层

显示器的上侧包含触摸屏层，通过改变电阻来感知压力.。它包含两个导电透明层与它们之间的一个薄的差距。每层有一个明确的阻力看到Tab.2。在每层的相对位置上放置有电极。

表2. 触摸屏层电阻

当按压层时，电极之间的连接发生。通过测量电极上的电压，触摸坐标可以根据方程（4.1），(4.2).计算，

4.1

4.2

其中VX和Vy是测量电压。在短语中提到的系数是限制屏幕的每个角落的电阻值，如表3所示。

表3. 接触层边界点的12位系数

作为控制触摸层的电路服务AD 7873，确定哪些电极将在该时间连接到信号源和即将进行的测量。测量电压Vx和Vy是根据图4中的图进行，测量后的串行数据发送到FPGA。

图4测量接触层坐标的两个阶段

五、可编程逻辑设计

模块'main.vhd'是该项目的分层设计顶层模块。在下面的章节中描述了一些按照图1所选的重要块.。

5.1 ITU-BT.656解码器

在FPGA中的输入图像数据首先根据标准ITU BT.656（Bovik，2000）被解码。在第一阶段中的衰落运行的图像数据将被删除。那么FPGA应逐帧逐线检测具体SAV/EAV数据序列。在输入数据的图像和行检测创造了一个VHDL模块中输入的数据被存储在5字节的FIFO缓冲区创建符合下列声明语言（4.1）。底部的四个位置是用来测试SAV和EAV，第五个位置是用来读取数据。如果有情况发生，在缓冲区中有表示改变线路或框架结合SAV或EAV、模块设置数据进行进一步的处理和设置也指示线或块的前面的标志信号。

式FIFO是std_logic_vector（7到0）中的阵列（4到0）；

signal VideoBuffer : FiFo; (5.1)

VHDL的FIFO设计置于一个过程由一个频率27 MHz的时钟信号控制（clk_cp）根据视频转换器。数据检测是利用有限状态机（FSM）进行，见图5。在表4中的值SAV/EAV用于检测图像的一部分。该值用于有限状态机。

图像数据检测是在图6中显示的记录来自于FPGA chipscope逻辑分析仪的显示。有显示输入信号（data_in总线）来自视频转换器FPGA输入和实际的图像数据从其他信号（data_bt656总线）分离。

表4. SAV和EAV值

在数据总线左边部分显示了数据值80 h和10 h,它有助于淡出视图。这个数据遵循FFH字节SAV块，以XY格式的两字节00h和一个字节变化。

图5图像检测状态机图

在XY字节遵循CbYCr格式图像数据

图6图像数据检测ChipScope记录

5.2转换为RGB格式

CbYCr到RGB的转换是根据方程（5.2）计算。FPGA使用一个固定点格式的数学操作，数据处理速度更快。

（5.2）

逻辑顺序也作为FSM机导致自定义IP核库模块实现原理图显示（图7）。

图7 CbYCr与RGB转换自定义IP核

采样输入时钟信号clk_ in以

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